blog O Procesory Imx6 umożliwiają wyświetlanie obrazów o wysokiej rozdzielczości przekraczającej limity jednokanałowego LVDS

W projektowaniu systemów wbudowanych obsługa wyświetlaczy LVDS o wysokiej rozdzielczości i dużej częstotliwości odświeżania staje się coraz bardziej powszechnym, ale wymagającym zadaniem. Szczególnie w przypadku wyświetlania na wyświetlaczu obsługującym tylko jednokanałowy interfejs LVDS o rozdzielczości 1920x1080 przy 60 Hz wymagany zegar pikseli (Dotclock) wynoszący 148,5 MHz nakłada znaczne wymagania na szybkość transmisji danych kontrolera interfejsu. W tym artykule szczegółowo opisano podstawowe wąskie gardła techniczne napotykane podczas takich adaptacji interfejsów i rozwiązania oparte na procesorach z serii i.MX6, mając na celu zapewnienie inżynierom jasnych wskazówek i praktycznych spostrzeżeń technicznych.

Wąskie gardło techniczne: ograniczenia szybkości jednokanałowego LVDS

W przypadku wyświetlacza o rozdzielczości 1920x1080 przy 60 Hz zegar pikseli (Dotclock) wynosi 148,5 MHz. Interfejsy LVDS (Low-Voltage Differential Signaling) przesyłają dane za pomocą sygnałów różnicowych, aby zredukować zakłócenia elektromagnetyczne i poprawić szybkość transmisji. W jednokanałowej konfiguracji LVDS każda para linii różnicowych zazwyczaj przesyła jeden bit danych. Aby obliczyć wymagany zegar serializatora, należy wziąć pod uwagę efektywną liczbę bitów danych. Powszechny model transmisji danych LVDS odwzorowuje 8-bitowe dane pikselowe (kanały RGB) na linie danych. Jednakże rzeczywista szybkość transmisji LVDS nie jest prostą wielokrotnością zegara pikseli; obejmuje takie czynniki, jak kodowanie danych i mnożenie zegara.

Obliczenie „148,5 MHz Dotclock * 7 Databit = 1039,5 MHz Serializer Clock” może odbiegać od standardowych praktyk lub opierać się na określonym schemacie kodowania. Bardziej konwencjonalne rozumienie jest takie, że zegar serializatora dla jednokanałowej transmisji LVDS sygnału wideo 1920x1080 przy 60 Hz jest zazwyczaj wielokrotnością zegara pikseli, aby pokryć wszystkie dane pikseli i sygnały synchronizacji. Na przykład, jeśli używana jest 8-bitowa transmisja danych w pikselach, zegar serializatora teoretycznie musi być 8 razy większy od zegara pikseli. Jednakże rzeczywiste projekty interfejsów LVDS i metody mapowania danych mogą się różnić. Podstawową kwestią jest to, że jeśli maksymalna częstotliwość zegara serializatora jednokanałowego interfejsu LVDS jest ograniczona (np. 595 MHz, jak wspomniano), bezpośrednie wykorzystanie transmisji jednokanałowej dla sygnałów o wysokiej rozdzielczości przekroczy jego możliwości.

Wniosek:Proponowany „zegar serializatora 1039,5 MHz” prawdopodobnie przekracza ograniczenia sprzętowe wielu jednokanałowych interfejsów LVDS (np. 595 MHz), co uniemożliwia bezpośrednie sterowanie wyświetlaczem 1920x1080 przy 60 Hz za pomocą jednokanałowego interfejsu LVDS.

Rozwiązanie: Dwukanałowy tryb LVDS w procesorach i.MX6

Aby zaradzić ograniczeniom szybkości jednokanałowego LVDS, powszechnym rozwiązaniem jest wykorzystanie możliwości wyjściowych dwukanałowego LVDS procesorów takich jak seria i.MX6. Dwukanałowy tryb LVDS dzieli strumień danych na dwa niezależne kanały LVDS, skutecznie zmniejszając o połowę całkowitą szybkość transmisji danych i zmniejszając wymagania zegara serializatora dla każdego kanału.

W tym trybie dane dzielone są na części nieparzyste (ODD) i parzyste (PARZYSTE) i przesyłane dwoma kanałami LVDS. Jeśli oryginalne wymagania dotyczące zegara serializatora wynosiły 1039,5 MHz, tryb dwukanałowy zmniejsza go do około 519,75 MHz na kanał, co zwykle mieści się w zakresie możliwości interfejsu LVDS procesora i.MX6 (np. poniżej limitu 595 MHz).

Wniosek:Korzystanie z dwukanałowego trybu LVDS (tryb SPLIT) w i.MX6 jest skutecznym rozwiązaniem pozwalającym zmniejszyć wymagania dotyczące zegara serializatora. Wymaga to jednak, aby sam wyświetlacz obsługiwał dwukanałowe wejście LVDS, co oznacza, że ​​musi poprawnie łączyć strumienie danych z obu kanałów.

Kluczowe informacje: Identyfikacja kanałów danych nieparzystych/parzystych

Podczas korzystania z dwukanałowego trybu LVDS kluczową kwestią jest określenie, który kanał LVDS (zwykle fizyczny interfejs w PHY) przesyła dane ODD, a który przesyła dane NAWET. Ma to bezpośredni wpływ na konfigurację sterownika wyświetlacza i fizyczne połączenia sygnałowe.

Informacje na temat alokacji kanałów danych nieparzystych/parzystych można zwykle znaleźć w następujących źródłach:

1. Podręcznik techniczny i.MX6 (TRM):Najbardziej wiarygodne źródło zawierające szczegółowe informacje na temat działania kontrolera LVDS, konfiguracji rejestrów i mapowania kanałów. TRM zwykle określa, które fizyczne porty wyjściowe (np. LVDS0_TXP/N, LVDS1_TXP/N) odpowiadają nieparzystym lub parzystym strumieniom danych.
2. i.MX6 Charakterystyka elektryczna lub arkusz danych:Dokumenty te zawierają definicje pinów i opisy funkcjonalne, które mogą pośrednio wskazywać przydział kanałów.
3. Oficjalne schematy płytki rozwojowej EVK:Jeśli używasz płytki rozwojowej i.MX6, jej schematy wyraźnie pokazują połączenia interfejsu LVDS i sposób, w jaki piny wyjściowe LVDS procesora łączą się z transiwerami lub interfejsami wyświetlacza.
4. Wyświetl arkusz danych lub instrukcję obsługi:Chociaż podstawowe informacje znajdują się po stronie procesora, dokumentacja wyświetlacza może zawierać definicje pinów interfejsu LVDS, w tym obsługę trybu dwukanałowego i oczekiwaną kolejność kanałów danych.
5. Arkusz danych sterownika LVDS/chipu PHY:Jeśli używany jest niezależny sterownik LVDS lub układ PHY (np. seria SN65LVDS firmy TI), jego arkusz danych będzie zawierał najważniejsze informacje na temat konfiguracji kanałów i alokacji sygnału.

Notatka:Zawsze zapoznaj się z najnowszą dokumentacją techniczną konkretnego modelu i.MX6 (np. i.MX6Solo, i.MX6Dual, i.MX6Quad), ponieważ konfiguracje interfejsów mogą się różnić. Komunikacja z producentami wyświetlaczy w sprawie wymagań interfejsu LVDS jest również kluczowa dla pomyślnej adaptacji.

Streszczenie

Dostosowanie jednokanałowego wyświetlacza LVDS o rozdzielczości 1920x1080 przy 60 Hz wiąże się z ograniczeniami sprzętowymi wynikającymi z ograniczeń szybkości transmisji danych. Procesory serii i.MX6 oferują realne rozwiązanie dzięki dwukanałowemu wyjściu LVDS, dzielącemu strumień danych w celu zmniejszenia wymagań zegara serializatora na kanał. Najbardziej wiarygodnym źródłem alokacji kanałów danych ODD/EVEN jest Podręcznik techniczny i.MX6 (TRM), uzupełniony arkuszami danych, schematami płytek rozwojowych i dokumentacją wyświetlacza/chipu PHY. Dokładne zbadanie tych materiałów i właściwa konfiguracja oprogramowania są kluczem do osiągnięcia funkcjonalności wyświetlacza LVDS o wysokiej rozdzielczości.